華為「韜定律」拆解驗證：麒麟 9050 Pro 兩顆晶粒上下折疊、8 萬根 TSV，實測能效逼近 3nm 陣營

極客灣切片拆解證實，麒麟 9050 Pro 以「邏輯摺疊」技術將兩顆裸片垂直堆疊，官方稱晶體管密度提升逾五成；華為公開鍵合間距 2027 年推進至 1 微米，目標 2031 年密度等效 1.4 奈米。

拿不到 EUV 曝光機，就把晶片「折」起來。華為半導體業務部總裁何庭波今年在上海 IEEE ISCAS 2026 上提出的「韜（τ）定律」，主張用「時間縮微」取代傳統「幾何縮微」——不依賴先進製程，也能把半導體密度推上去。當時不少人當它是概念喊話；但隨著極客灣（Geekerwan）把麒麟 9050 Pro 拿去實驗室切片、在 3D 空間重建內部結構，這條路徑第一次被完整攤開驗證，近日在社群引發熱烈討論。

切開來看：兩片晶粒疊成的「晶片漢堡”

傳統手機 SoC 是基板往上長金屬層、頂端埋邏輯電路；麒麟 9050 Pro 則是上下兩顆裸片相向排布，中間用銅-銅混合鍵合（Cu-Cu hybrid bonding）把金屬層黏在一起，整份「晶片漢堡」再被夾在兩層矽之間。上面是較先進製程的主 Die，下面是承載快取、I/O 介面與 PLL 的副 Die——概念上很像 AMD 的 3D V-Cache，但華為的混合鍵合互連密度遠高於 AMD 方案。

夾在矽中間帶來供電難題，解法是打 TSV 矽穿孔：極客灣統計海思在晶片與基板之間打了約 8 萬根，代價是下層 Die 約 8% 的可用面積讓給穿孔與禁布區，換來兩顆裸片之間更短的走線與更大的頻寬。

最精妙的是「邏輯摺疊」不是粗暴地「上面放 CPU、下面放 GPU」。拆解發現，每個 CPU 核心都被切成上下兩塊：執行單元留在主 Die，L1、L2 快取放到副 Die，折疊後快取正好蓋在 Load & Store 的正下方、直連通信，走線距離大幅縮短，延遲降低、同頻下電壓更低。上下兩片晶粒各約 120 多平方毫米，疊起來佔位比前代 140 多平方毫米還小，但兩片加起來 240 多平方毫米的裸片面積足足多了 70%——不換製程、不擴佔地，多塞進七成電路。

官方數據：密度提升逾五成，NPU 算力翻倍

華為無線終端晶片產品管理部部長徐松餘近日公開的技術解讀強調，邏輯摺疊絕非「把幾顆晶片物理疊在一起」——那是外界最大的誤讀；真正的關鍵是在設計之初就以三維視角做全鏈路協同設計，把多顆 Die 當成一整塊晶片來布局。

官方公布的麒麟 9050 系列數據：單顆晶片擁有超過 5,000 萬個混合鍵合點、有效信號互連超過 500 萬，晶體管密度較前代提升 53.5%；9050 Pro 的 CPU 主頻提升 12.7%、大核能效提升 41%，GPU 性能與能效分別提升 40% 與 45%，NPU 算力更直接提升 140%、能效提升 66%。極客灣實測顯示，其遊戲能效曲線甚至贏過採用台積電 N3P 3nm 製程的 Google Tensor G6（不過 Tensor 系列本就不是以高性能見長）。

下一步：鍵合間距 1 微米，2031 年等效 1.4nm

作為邏輯摺疊的核心支撐，混合鍵合的工藝精度決定摺疊效果。華為公開說明：鍵合間距必須小於 2 微米，目前已做到 1.5 微米，2027 年推進到 1 微米；當鍵合間距與頂層金屬間距的比值達到 1 比 1，晶片內部關鍵傳輸路徑將大幅縮短，能效再上一個台階。徐松餘還透露，下一代「麒麟 2027」已研發就緒、測試結果符合預期，官方目標是 2031 年把韜定律晶片的電晶體密度做到與 1.4 奈米製程同等水準。

一個提醒：國際媒體在轉述拆解時指出，主 Die 出自中芯國際 N+3、副 Die 出自 N+2 的說法屬於媒體與拆解方的判斷，華為與中芯都沒有正面確認，不宜當作定論引用。無論如何，華為這條「被逼出來的路」已經證明：當平面縮微走到盡頭，三維重構就是新的戰場。

資料來源

• 香港01（授權轉載自快科技，2026 年 10 月 18 日）
• 鉅亨號（Anue 鉅亨）
• KOCPC 電腦王